Laporan Akhir 1

Laporan Akhir 1

Percobaan 1 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan bahan

3. Rangkaian

4. Prinsip Kerja

5. Video Percobaan

6. Analisa

7. Download

1. Jurnal [Kembali]

             

2. Alat dan bahan [Kembali]

Gambar 2.1 Module D'Lorenzo

Gambar 2.2 Jumper 

1. Panel DL 2203C
2. Panel DL 2203D
3. Panel DL 2203S
4. Jumper
5. IC J-K Flip Flop.

        Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. 

 

     6. IC D Flip Flop.

D flip flop IC 7474 adalah Perangkat TTL. Ini memiliki input data dan jam; input ini disebut sinkron karena mereka beroperasi selangkah dengan pulsa clock, sedangkan preset dan reset adalah input asinkron. Mereka tidak tergantung pada pulsa clock.

3. Rangkaian [Kembali]

4. Prinsip Kerja [Kembali]

Pada rangkaian ini menggunakan JK flip-flop dan D flip-flop. Pada JK flip-flop terdapat 4 kaki input yaitu R, S, J, dan K. Selain itu juga terdapat inputan berupa sinyal clock di kaki clk. Apabila R yang merupakan active low berinput 0 atau aktif, maka kondisi output adalah reset atau Q=0 dan Q'=1. Namun, jika S yang berinput 0 atau aktif, maka output berkondisi set atau Q=1 dan Q'=0. Apabila R dan S berlogika 1 atau sama-sama tidak aktif, maka output dipengaruhi oleh input pada kaki J dan K. Terdapat 4 kemungkinan kondisi output, yaitu not change (NC), set, reset, dan togel.

Pada rangkaian di atas, input R dan S bernilai 1 sehingga R dan S nya tidak aktif. Maka, nilai output dipengaruhi oleh input pada J dan K. Apabila J berinput 1 dan K berinput 0, sesuai tabel kebenaran output yang dihasilkan yaitu Q=1 dan Q'=0. Kondisi ini disebut juga kondisi set.

 

Selanjutnya terdapat D flip-flop yang dibangun menggunakan R-S flip-flop. Perbedaannya terdapat pada inputan R. Pada D flip-flop inputan ke R terlebih dahulu diberi gerbang not. 

5. Video Percobaan [Kembali]

6. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama-sama diberi logika 0, apa yang terjadi pada rangkaian?

Apabila B0 yang terhubung ke input R dan B1 yang terhubung ke input S sama-sama diberi logika 0, maka R dan S yang active low akan aktif. Jika R dan S aktif, output akan dipengaruhi oleh input R dan S, sehingga Q=1 dan Q'=1. Saat R dan S aktif, maka input J dan K tidak akan berpengaruh ke output. Begitu pula dengan input D dan clock.

2. Bagaimana jika B3 diputuskan/tidak dihubungkan pada rangkaian, apa yang terjadi pada rangkaian? 

Apabila B3 yang terhubung ke clock diputuskan, tapi R dan S dalam logika 0 dan aktif maka tidak akan mempengaruhi output. Karena apabila R dan S aktif, maka input clock tidak akan mempengaruhi output.

3. Jelaskan apa yang dimaksud dengan kondisi toggle, not change, dan kondisi terlarang pada flip-flop!

• Kondisi toggle adalah kondisi dimana output pada flip-flop nilainya berubah-ubah setiap satu clock. Kondisi ini dapat terjadi apabila R dan S berlogika 1 atau mati dan input J dan K juga berlogika 1 dan clock nya diberi input dclock, maka setiap 1 clock outputnya akan berubah. Atau outputnya dapat diubah manual dengan mengganti logka saklar pada input clk. 

• Kondisi not change adalah kondisi dimana output flip-flop tetap pada kondisi sebelumnya. Kondisi ini terjadi pada RSdan JK flip-flop. Dimana apabila input R dan S pada RS flip-flop berlogika 0, maka akan terjadi not change. Pada JK flip-flop, apabila R dan S tidak aktif dan J-K berlogika 0, maka output yang dihasilkan tetap atau sama seperti output sebelumnya. Ini yang disebut kondsi not change/tetap. 

• Kondisi terlarang adalah kondisi pada RS flip-flop saat inputan R dan S sama-sama bernilai 1. Kondisi ini disebut kondisi terlarang karena apabila digunakan terus-menerus dapat merusak alat yang digunakan.

7. Download [Kembali]

HTML

Rangkaian

Video

74LS112

7474