Percobaan 1 Kondisi 4
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunkan RS flip flop dan output 4 bit
2. Gambar Rangkaian Simulasi
[Kembali]
.png) |
| Rangkaian menggunakan RS flip-flop sesuai kondisi |
.png) |
| Rangkaian menggunakan JK flip-flop sesuai percobaan |
3. Video Simulasi
[Kembali]
Pada rangkaian ini menggunakan JK flip-flop. Kaki R dan S dihubungkan ke saklar SPDT berlogika 1 yang menyebabkan R dan S yang active low dalam keadaan nonaktif. Selanjutnya kaki J dan K juga dihubungkan ke saklar SPDT berlogika 1.
Rangkaian ini merupakan rangkaian counter asyncronus. Dimana input clocknya dipasang secara seri. Sinyal clock hanya dihubungkan ke input clk flip-flop pertama, sedangkan pada flip-flop selanjutnya input clk dihubungkan dengan output sebelumnya. Sehingga, terjadi delay dalam perubahan output karena inputnya menunggu output dari flip-flop sebelumnya. Perubahan yang tidak serentak inilah yang disebut asinkron.
Saat rangkaian dijalankan akan terjadi delay saat memulai perhitungan dan kemudian output yang dihasilkan adalah perhitungan dari 0-15 karena output yang digunakan 4 bit.
Tidak ada komentar:
Posting Komentar